facts

88개의 코어를 단일 모놀리식 컴퓨트 다이에 통합한 구조가 Vera의 핵심이다. 탑재된 Olympus 코어는 Arm v9.2 아키텍처 기반의 10-wide Out-of-Order(비순차 실행) 코어로, 코어당 2MB의 프라이빗 L2 캐시와 전체 164MB의 공유 라스트 레벨 캐시(LLC)를 갖췄다. 칩 내부의 코어들은 3.4TB/s 대역폭의 일관성 패브릭(Coherency Fabric)으로 연결된다.

메모리 서브시스템은 SOCAMM2 LPDDR5X 모듈 8개를 통해 최대 1.5TB 용량과 1.2TB/s 대역폭을 확보했다. NVIDIA 측은 이 메모리 서브시스템의 전력 소모가 약 50W 수준이라고 밝혔다. 이는 기존 x86 플랫폼의 DIMM 방식보다 유연성은 낮으나, 보드 면적과 전력 효율 면에서 이점을 갖도록 설계된 구성이다.

how-it-works

사이클당 10개의 명령어를 디코딩하고 사이클당 최대 2개의 분기 예측을 처리하는 Olympus 코어의 전단부는 매우 넓은 실행 폭을 가진다. 내부적으로는 6개의 128비트 SVE(Scalable Vector Extension) 파이프, 4개의 로드 파이프, 2개의 스토어 파이프를 운용하며, 96KB의 L1 데이터 캐시를 통해 데이터에 접근한다. 특히 값 예측(Value Prediction) 기능을 통해 결과값을 미리 예측함으로써, 지연 시간이 긴 연산 뒤에 대기 중인 의존 명령어들이 멈추지 않고 계속 실행될 수 있도록 처리한다.

데이터 처리 효율을 높이기 위해 그래프 프리페처(Graph Prefetcher)와 뉴럴 분기 예측기(Neural Branch Predictor)를 도입했다. 그래프 프리페처는 생산자-소비자(Producer-Consumer) 모델을 통해 복잡한 데이터 체인을 미리 읽어 들여 메모리 지연을 줄인다. 또한 '공간적 멀티스레딩(Spatial Multithreading)' 방식을 적용해 하드웨어 스레드 간 자원을 분할 배치함으로써, 전통적인 SMT(동시 멀티스레딩)보다 결정론적 동작과 격리 수준, 서비스 품질(QoS)을 높이는 방향으로 설계했다.

성능 측정 결과는 하드웨어의 잠재력과 실제 처리량 사이의 간극을 보여준다. Phoronix의 초기 독립 테스트에서 Vera는 Xeon 6980P 대비 1.55배, Grace 대비 1.63배의 성능을 기록했다. SPEC CPU 2026 Integer 벤치마크의 일부 워크로드(CPython, GCC, LLVM, Cppcheck)에서는 코어당 1.7~1.8배의 성능 우위를 보였으나, 2소켓 시스템 전체의 처리량(SPECrate) 기준으로는 EPYC 9755 대비 약 3.0%의 소폭 우위에 그쳤다.

메모리 대역폭의 경우 실측치 1.1TB/s를 기록했다. 이는 Turin CPU의 독립 측정치인 570GB/s와 비교해 약 1.9배 수준이다. NVIDIA는 백서에서 x86 대비 3배의 대역폭 우위를 주장했으나, 이는 Turin의 성능을 낮게 잡은 결과이며 실제로는 두 프로세서 모두 이론적 최대 대역폭의 약 92~93%를 실제 대역폭으로 전환하는 유사한 효율을 보인다. 결과적으로 Vera의 대역폭 우위는 모놀리식 구조의 덕분이라기보다 LPDDR5X 인터페이스 자체의 높은 피크 대역폭에서 기인한다.

implementation-impact

모놀리식 다이 설계는 칩렛(Chiplet) 구조에서 발생하는 패브릭 횡단 지연을 줄여 코어 간 통신 효율을 높인다. 이는 코어 간 통신이 빈번한 AI 훈련 및 추론 워크로드에서 지연 시간을 일정하게 유지하는 데 유리하다. 다만, 거대한 단일 다이 구조는 제조 수율과 최대 부스트 클럭 제어라는 공정상의 제약을 동반한다.

개발자는 SMT 모드에서 단일 스레드 모드로 복귀할 때 발생하는 10,000 사이클의 전환 비용을 고려해 스레드 배치 전략을 세워야 한다. 자원 분할 방식의 특성상 스레드 전환 시 발생하는 이 지연 시간은 소프트웨어 수준에서 정밀하게 관리되지 않을 경우 성능 저하의 원인이 될 수 있다.