KEY POINT

- NVIDIA가 Vera CPU를 EDA 워크로드에 도입하여 Cadence Jasper 및 Synopsys VCS의 성능을 최대 1.5배 향상시켰다.

- 88개 Olympus 코어, LPDDR5X 메모리, 2세대 Scalable Coherent Fabric을 통해 RTL 검증 및 시뮬레이션의 병목을 해결했다.

- 설계 엔지니어는 CPU 성능 향상이 RTL 검증 주기 단축과 설계 대안 탐색 범위 확대라는 실무적 이득으로 연결됨을 확인해야 한다.

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차세대 칩 설계를 위한 Vera CPU의 EDA 워크로드 배치

NVIDIA가 Cadence 및 Synopsys와 협력하여 전자 설계 자동화(EDA) 애플리케이션을 NVIDIA Vera CPU에 최적화했다. NVIDIA는 차세대 CPU 및 GPU 설계를 위한 EDA 워크로드 전반에 Vera CPU를 배치하여 고성능 CPU 아키텍처가 엔지니어링 작업의 가속화에 기여함을 증명했다. 칩 생산 속도는 EDA 워크로드의 처리 효율에 의해 결정되며, 이는 곧 전체 산업 기술의 발전 템포를 좌우하는 핵심 동력으로 작용한다.

반도체 설계 팀은 칩이 제조 단계에 진입하기 전까지 수년에 걸쳐 동작을 검증하고, 코너 케이스를 식별하며, 수천 번의 반복 설계를 통해 디자인을 정교화한다. NVIDIA는 실제 생산 수준의 워크로드(Production-class workflows)를 대상으로 초기 테스트를 수행하여 Vera CPU가 현대 칩 설계에서 가장 계산 집약적인 단계들을 가속할 수 있음을 확인했다. 이번 배치는 개별 툴의 속도 개선을 넘어 미래 NVIDIA 프로세서를 생성하는 전체 공정의 효율을 높여 제품 출시 기간을 단축하는 데 목적이 있다.

Cadence Jasper 및 Synopsys VCS의 1.5배 성능 향상

NVIDIA가 업계의 핵심 EDA 애플리케이션을 대상으로 Vera CPU의 실질적인 성능 변화를 측정했다. Cadence Jasper는 스마트 프루프 기술과 머신러닝을 활용해 설계 초기 단계에서 버그를 수정하는 정형 검증 플랫폼으로, Vera CPU 적용 시 선택된 워크로드에서 최대 1.5배의 성능 향상을 기록했다. 설계 초기 단계의 오류 수정 속도가 빨라지면 이후 공정에서 발생할 수 있는 치명적인 재설계 리스크를 줄여 전체 개발 비용을 절감하는 결과로 이어진다.

Synopsys VCS는 제조 전 복잡한 칩 설계를 시뮬레이션하고 검증하는 고성능 기능 검증 솔루션으로, 동일한 코어 수를 할당한 테스트에서 최대 1.5배의 성능 가속을 달성했다. NVIDIA는 VCS 테스트 과정에서 코어 수를 기존과 동일하게 유지함으로써 순수 아키텍처 변화에 따른 성능 차이를 정밀하게 측정했다. 시뮬레이션 속도의 향상은 동일한 시간 내에 더 많은 테스트 케이스를 처리할 수 있게 하여 차세대 칩 설계의 검증 시간을 실질적으로 단축한다.

88개 Olympus 코어와 LPDDR5X 기반의 하드웨어 스펙

Vera CPU는 88개의 커스텀 NVIDIA Olympus CPU 코어를 탑재하여 개별 코어의 강력한 연산 성능을 구현했다. NVIDIA는 고효율 LPDDR5X 메모리 서브시스템을 결합하여 대규모 엔지니어링 애플리케이션에 필요한 높은 메모리 대역폭과 일관된 저지연 성능을 확보했다. 이러한 구성은 지연 시간에 민감한 개별 작업과 컴퓨트 팜(compute farms)에서 수행되는 대규모 회귀 테스트가 혼재된 워크로드에서 특히 중요한 역할을 한다.

시스템 내부의 데이터 흐름은 2세대 NVIDIA Scalable Coherent Fabric 설계를 통해 제어된다. 이 패브릭은 다수의 프로세서 코어가 메모리 상의 동일한 데이터 상태를 실시간으로 공유하며 충돌 없이 통신하게 하여 통신 오버헤드를 줄이고 응답 속도를 높였다. 복잡한 회로 검증 단계에서는 수많은 코어가 동시에 데이터를 주고받아야 하므로, 일관성 패브릭의 성능이 전체 시스템의 처리량을 결정하는 핵심 변수가 된다.

CPU 성능이 결정적인 RTL 검증 및 디지털 구현 영역

로직 시뮬레이션, 정형 검증, 디지털 구현의 일부 과정은 GPU나 AI 가속기보다 빠른 개별 코어 성능과 효율적인 메모리 시스템에 절대적으로 의존한다. 엔지니어는 프로세서의 아키텍처 정의 후 레지스터 전송 레벨(RTL)로 동작을 기술하며, 이후 여러 검증 기술이 유기적으로 작동하여 이를 제조 가능한 실리콘으로 변환한다. Vera CPU는 RTL 설계 이후 실리콘으로 변환되는 과정에서 발생하는 방대한 양의 시뮬레이션과 논리 검증 계산을 가속한다.

검증 처리량의 향상은 설계 초기 단계에서 잠재적인 결함을 더 빠르게 찾아내는 조기 발견 체계를 구축한다. 처리량이 늘어나면 드문 조건에서 발생하는 오류인 코너 케이스를 탐색하기 위한 시뮬레이션 횟수를 대폭 늘릴 수 있으며, 이는 설계의 완전성을 높이는 근거가 된다. 검증 단계에서 이슈를 조기에 식별하면 설계 후반부에서 문제가 발견되어 이전 단계로 되돌아가는 하류 설계 반복(downstream design iterations)의 빈도를 낮춰 프로젝트 리스크를 관리할 수 있다.

Rosa CPU 로드맵과 설계-최적화 피드백 루프

NVIDIA는 Rigel 코어를 기반으로 한 차세대 Rosa CPU를 개발하여 EDA 애플리케이션 최적화 로드맵을 지속적으로 확장할 계획이다. NVIDIA는 실리콘 설계, 소프트웨어 최적화, 시스템 엔지니어링을 연결하는 연속적인 피드백 루프를 구축하여 각 세대가 다음 세대의 성능을 견인하는 구조를 만들었다. 시스템 엔지니어링 단계에서 발견된 병목 지점을 다음 세대 실리콘 설계에 즉각 반영함으로써 하드웨어 제약을 물리적 구조 개선으로 해결하는 방식이다.

NVIDIA는 단순한 벤치마크 달성을 넘어 Cadence 및 Synopsys와 함께 애플리케이션 프로파일링, 소프트웨어 최적화, 시스템 레벨 튜닝을 수행하고 있다. 프로파일링을 통해 CPU 자원 낭비 지점을 파악하고 명령어 세트나 캐시 구조를 최적화함으로써 더 광범위한 워크로드에서 엔지니어링 생산성을 높이는 전략을 실행한다. 관련한 상세 구현 내용과 성과는 DAC 2026에서 공개될 예정이다. 결과적으로 CPU 성능의 향상은 RTL 검증 주기를 단축하고 설계 대안 탐색 범위를 확대하는 실무적 이득으로 연결된다.