"We have thousands of cores,"

엑세나(XCENA)의 김진 대표가 경쟁사인 마벨(Marvell)과 자사 칩의 차별점을 설명하며 던진 말이다. 마벨이 소수의 범용 코어에 의존하는 것과 달리, 엑세나는 수천 개의 최적화된 코어를 칩에 집약했다. 이 작은 코어들의 집합이 지금 AI 산업의 가장 큰 골칫거리인 '메모리 병목'을 해결하는 핵심 무기다.

AI 모델이 답변을 생성할 때마다 데이터는 메모리와 CPU, GPU를 끊임없이 왕복한다. 이 과정에서 막대한 전력과 비용이 소모된다. 현재의 AI 인프라는 연산 능력은 비약적으로 발전했지만, 데이터를 나르는 메모리 구조는 수십 년 전 방식에 머물러 있다. 엑세나는 이 비효율적인 '데이터 릴레이 경주'를 끝내고 메모리 자체에서 연산을 처리하는 구조를 설계했다. 하이퍼스케일러들이 매년 수십조 원을 쏟아붓는 인프라 비용을 획기적으로 줄일 수 있다는 계산이다.

1억 3,500만 달러 투자 유치와 MX1의 서버 효율

투자심사역들이 엑세나의 밸류에이션에 합의한 지점은 명확했다. 엑세나는 이번 시리즈 B 라운드에서 1억 3,500만 달러를 유치했다. 기업가치는 5억 7,000만 달러로 평가받았다. 누적 투자액은 1억 8,500만 달러로 늘어났다. 알티넘과 IMM인베스트먼트가 이번 라운드를 주도했다. 코스톤아시아, SBI인베스트먼트, 미래에셋캐피탈이 함께 참여했다. 삼성전자와 SK하이닉스 출신인 김진 대표와 김도훈 CTO, 김주현 CPO가 설계한 메모리 중심 아키텍처가 자본 시장의 선택을 받았다.

데이터센터 운영자가 체감하는 변화는 서버 랙의 개수에서 시작된다. 엑세나가 개발한 MX1 칩을 적용하면 기존 서버 10대가 하던 작업을 1대로 처리할 수 있다. 기존 AI 인프라는 데이터가 메모리에서 CPU를 거쳐 GPU로 이동하고 다시 돌아오는 릴레이 방식을 반복한다. 이 과정에서 고가의 칩들이 전력을 과다 소모하며 병목 현상이 발생한다. MX1은 CXL(Compute Express Link, 프로세서와 메모리 간의 고속 연결 인터페이스)을 통해 CPU와 연결된다. 연산 기능을 DRAM(Dynamic Random Access Memory, 휘발성 메모리)에 밀착시켜 데이터 이동 경로를 원천적으로 줄였다. 물리적 인프라 규모를 획기적으로 압축하는 효율을 목표로 한다.

연간 수백억 달러를 인프라에 쏟아붓는 하이퍼스케일러(초대형 데이터센터 운영 기업)가 1순위 고객이다. 이들은 전처리나 KV 캐시(Key-Value Cache, 이전 대화 맥락을 저장해 재처리를 방지하는 시스템) 관리, 데이터 캐싱 같은 부수적 작업에 막대한 자원을 쓴다. 기존에는 이 오케스트레이션 작업을 CPU가 전담하며 효율을 깎아먹었다. MX1은 이러한 작업을 메모리 모듈 내부에서 직접 처리한다. 인프라 지출 규모가 클수록 작은 메모리 효율 개선이 수억 달러의 비용 절감으로 직결된다. 운영 비용을 낮춰 AI 서비스의 수익 구조를 개선하려는 기업들에게 직접적인 대안이 된다.

설계 방식은 아스테라 랩스(Astera Labs)나 마벨(Marvell) 같은 나스닥 상장사와 갈린다. 마벨이 소수의 범용 코어를 사용하는 것과 달리 엑세나는 수천 개의 코어를 탑재했다. 이 코어들은 RISC-V(리스크 파이브, 오픈소스 명령어 집합 구조) 기반으로 설계되어 데이터 처리에 최적화됐다. 개별 코어의 크기를 작게 유지해 전력 효율을 높였다. 내부 메모리 계층 구조와 인터커넥트 버스, DRAM 컨트롤러까지 직접 설계했다. 대부분의 칩 기업이 외주를 주는 영역을 수직 통합했다. 하드웨어 제어권을 완전히 확보해 경쟁사보다 높은 밀도의 연산력을 구현했다.

CXL과 RISC-V 기반의 근접 메모리 연산 구조

챗GPT에 질문을 던지면 데이터는 메모리에서 CPU를 거쳐 GPU로 이동하는 릴레이 경주를 시작한다. 생성되는 모든 단어마다 이 이동 과정이 반복된다. 데이터가 프로세서를 오가는 경로에서 전력 소모와 지연 시간이 발생한다. 특히 업계에서 가장 비싸고 전력 소모가 큰 칩들을 매번 거쳐야 하는 구조적 비효율이 존재한다. 엑세나(XCENA)가 설계한 MX1 칩은 이 물리적 거리를 줄이는 데 집중한다. CXL(Compute Express Link, 프로세서와 메모리 간 전용 고속 연결 통로)을 통해 CPU와 연결한다. 데이터가 메모리 모듈을 떠나기 전에 내부에서 미리 처리하는 구조다. 연산 장치를 데이터가 저장된 곳으로 직접 옮겨 불필요한 데이터 왕복을 제거했다.

칩 내부에는 RISC-V(오픈소스 칩 설계도) 기반의 소형 코어 수천 개가 탑재된다. 각 코어는 데이터 처리 효율을 극대화하기 위해 크기를 최소화하고 특정 연산에 최적화했다. 기존 시스템에서 CPU가 전담하던 오케스트레이션 작업을 메모리 모듈 내에서 직접 수행한다. KV 캐시(이전 대화 맥락을 저장해 재처리를 방지하는 시스템) 관리와 데이터 전처리, 데이터 캐싱 작업이 여기에 해당한다. GPU가 행렬 곱셈 같은 고부하 연산에 집중하는 동안 주변의 데이터 정리는 메모리 칩이 처리한다. CPU의 연산 부하를 덜어내고 데이터 병목 현상을 물리적으로 해결하는 방식이다.

엑세나는 내부 메모리 계층과 인터커넥트 버스, DRAM 컨트롤러를 직접 설계하는 수직 통합 방식을 채택했다. 대부분의 칩 설계 기업이 외부 IP를 구매해 사용하는 것과 다른 전략이다. 데이터가 흐르는 내부 통로와 제어 장치를 직접 설계해 전송 지연을 최소화했다. 경쟁사인 마벨(Marvell)이 소수의 범용 코어를 사용하는 것과 대조된다. 수천 개의 전용 코어를 촘촘하게 배치해 단위 면적당 처리 능력을 높였다. 하드웨어 설계 단계부터 메모리 중심 연산을 위해 모든 경로를 맞춤 설계해 데이터 이동 거리를 줄였다.

제품 양산은 삼성전자 파운드리 라인을 통해 진행한다. 2026년 말까지 공정을 마치고 실제 칩을 생산할 계획이다. 시장 진입과 본격적인 매출 발생은 2027년부터 시작될 것으로 예상한다. 주요 고객사는 연간 수십억 달러를 AI 인프라에 투자하는 하이퍼스케일러 기업들이다. 메모리 효율의 미세한 상승이 인프라 운영 비용의 수억 달러 절감으로 연결된다. 칩 하나로 기존 서버 10대의 역할을 대체해 전체 인프라 규모를 축소하는 것이 목표다.

서버 10대를 1대로 압축하는 효율은 데이터센터의 물리적 설계와 운영 비용 구조를 직접적으로 바꾼다. 전력 소모와 공간 비용의 감소는 AI 서비스의 한계 비용을 낮추는 결과로 이어진다.

하드웨어 구매 패턴은 단순 수량 확보에서 고효율 단일 시스템 중심으로 재편된다. 인프라 경쟁의 핵심은 이제 서버의 대수가 아니라 메모리 중심의 처리 밀도로 결정된다.